常見的硬件筆試麵試題目3
Jan08
常見的硬件筆試麵試題目3 1小時前1.setup和holdup時間,區別.
2.多時域設計中,如何處理信號跨時域
3.latch與register的區別,為什麽現在多用register.行為級描述中latch如何產生的
4.BLOCKING NONBLOCKING 賦值的區別
5.MOORE 與 MEELEY狀態機的特征
6.IC設計中同步複位與 異步複位的區別
7.實現N位Johnson Counter,N=
8.用FSM實現101101的序列檢測模塊
2.多時域設計中,如何處理信號跨時域：
情況比較多，如果簡單回答的話就是：跨時域的信號要經過同步器同步，防止亞穩態傳播。例如：時鍾域1中的一個信號，要送到時鍾域2，那麽在這個信號送到時鍾域2之前，要先經過時鍾域2的同步器同步後，才能進入時鍾域2。這個同步器就是兩級d觸發器，其時鍾為時鍾域2的時鍾。這樣做是怕時鍾域1中的這個信號，可能不滿足時鍾域2中觸發器的建立保持時間，而產生亞穩態，因為它們之間沒有必然關係，是異步的。這樣做隻能防止亞穩態傳播，但不能保證采進來的數據的正確性。所以通常隻同步很少位數的信號。比如控製信號，或地址。當同步的是地址時，一般該地址應采用格雷碼，因為格雷碼每次隻變一位，相當於每次隻有一個同步器在起作用，這樣可以降低出錯概率，象異步FIFO的設計中，比較讀寫地址的大小時，就是用這種方法。
如果兩個時鍾域之間傳送大量的數據，可以用異步FIFO來解決問題。
6.IC設計中同步複位與 異步複位的區別
如果光說概念的話：同步複位在時鍾沿采複位信號，完成複位動作。
異步複位不管時鍾，隻要複位信號滿足條件，就完成複位動作。
象芯片的上電複位就是異步複位，因為這時時鍾振蕩器不一定起振了，可能還沒有時鍾脈衝。異步複位很容易受到複位端信號毛刺的影響，比如複位端信號由組合邏輯組成，那組合邏輯輸出產生的冒險，就會使觸發器錯誤的複位。
4.BLOCKING NONBLOCKING 賦值的區別
這個問題可參考的資料很多，講的都很透徹，可以找一下。基本用法就是常說的“組合邏輯用BLOCKING，時序邏輯用NONBLOCKING”。
3.latch與register的區別,為什麽現在多用register.行為級描述中latch如何產生的
區別不多說。為什麽避免使用latch，因為設計中用latch會使設計後期的靜態時序分析變的困難（必須用的地方當然另當別論）。
行為級描述中latch產生的原因：多由於構造組合邏輯電路時，使用if或case語句，沒有把所有的條件給足，導致沒有提到的條件，其輸出未知。或者是每個條件分支中，沒有給出所有輸出的值，這就會產生latch。所以構造組合邏輯電路時，其always語句中的敏感信號必須包括所有的輸入端，每個條件分支必須把所有的輸出端的值都給出來。 這篇關於常見的硬件筆試麵試題目3的文章,11i到此已經介紹完了,希望對你有所幫助。
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