要勵誌

常見的硬件筆試麵試題目1 1小時前

　　 建立時間(Setup Time)和保持時間（Hold time）。建立時間是指在時鍾邊沿前，數據信號需要保持不變的時間。保持時間是指時鍾跳變邊沿後數據信號需要保持不變的時間。見圖1。

　　如果不滿足建立和保持時間的話，那麽DFF將不能正確地采樣到數據，將會出現metastability的情況。

　　如果數據信號在時鍾沿觸發前後持續的時間均超過建立和保持時間，那麽超過量就分別被稱為建立時間裕量和保持時間裕量。

　　圖1 建立時間和保持時間示意圖

　　2什麽是競爭與冒險現象？怎樣判斷？如何消除？

　　在組合邏輯中，由於門的輸入信號通路中經過了不同的延時，導致到達該門的時間不一致叫競爭。

　　產生毛刺叫冒險。

　　如果布爾式中有相反的信號則可能產生競爭和冒險現象。

　　解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。

　　3 用D觸發器實現2倍分頻的邏輯電路？

　　Verilog描述：

　　module divide2( clk , clk_o, reset);

　　input clk , reset;

　　output clk_o;

　　wire in;

　　reg out ;

　　always @ ( posedge clk or posedge reset)

　　if ( reset)

　　out <= 0;

　　else

　　out <= in;

　　assign in = ~out;

　　assign clk_o = out;

　　endmodule

　　圖形描述：

　　4 什麽是"線與"邏輯，要實現它，在硬件特性上有什麽具體要求？

　　線與邏輯是兩個輸出信號相連可以實現與的功能。在硬件上，要用oc門來實現，由於不用oc門可能使灌電流過大，而燒壞邏輯門。

　　同時在輸出端口應加一個上拉電阻。

　　5 什麽是同步邏輯和異步邏輯？

　　同步邏輯是時鍾之間有固定的因果關係。

　　異步邏輯是各時鍾之間沒有固定的因果關係。

　　6 請畫出微機接口電路中，典型的輸入設備與微機接口邏輯示意圖（數據接口、控製接口、所存器/緩衝器）。

　　7 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？

　　12，5，3.3

　　TTL和CMOS不可以直接互連，由於TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。

　　8 可編程邏輯器件在現代電子設計中越來越重要，請問：你所知道的可編程邏輯器件有哪些？

　　PAL，PLD，CPLD，FPGA。

　　9 試用VHDL或VERILOG、ABLE描述8位D觸發器邏輯。 這篇關於常見的硬件筆試麵試題目1的文章,11i到此已經介紹完了,希望對你有所幫助。
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